9月29日消息，變革據(jù)報道，全新AMD在下一代Zen 6處理器上計劃引入全新的互連17c官方D2D互連技術(shù)，以取代現(xiàn)有的延遲躍SERDES，目前這一技術(shù)變革已經(jīng)在Strix Halo APU上初現(xiàn)端倪。雙飛

AMD自Zen 2以來一直沿用SERDES PHY技術(shù)來實現(xiàn)CCD芯粒間的變革互連，但隨著技術(shù)的全新進步和需求的增加，現(xiàn)有的互連互連方式已經(jīng)逐漸顯得力不從心。

SERDES代表串行器/解串器，延遲躍主要用于將來自各個CCD的雙飛并行流量轉(zhuǎn)換為串行比特流，并在芯片之間傳輸，變革17c官方隨后解串器將串行數(shù)據(jù)流轉(zhuǎn)換。全新

這就出現(xiàn)了兩個缺點：串行化和解串行化過程需要能耗用于時鐘恢復(fù)、互連均衡以及編碼/解碼；其次，延遲躍數(shù)據(jù)流的雙飛轉(zhuǎn)換增加了芯片間通信的延遲，這也是現(xiàn)有技術(shù)的一個主要缺點。

隨著NPU等新功能的加入，AMD需要更穩(wěn)定、低開銷的帶寬來連接內(nèi)存和CCD，在Strix Halo APU中，AMD已經(jīng)對進行了大改進，這可能預(yù)示著Zen 6處理器的未來發(fā)展方向。

具體來說，AMD通過RDL（重分布層）在芯片間鋪設(shè)了許多短而細的并行線纜，這些線纜位于芯片下方的“中介層”中。

通過臺積電InFO-oS（集成扇出基板）技術(shù)，將線纜鋪設(shè)在硅芯片和有機基板之間，使得CPU架構(gòu)能夠通過寬并行端口進行通信。

High Yield通過觀察Strix Halo的芯片設(shè)計發(fā)現(xiàn)了這一新方法，Strix Halo的芯片上有一個矩形的小墊片區(qū)域，這是InFO-oS的經(jīng)典表現(xiàn)形式，而原本的大“SERDES”模塊已被移除。

這種新的D2D互連方式顯著降低了功耗和延遲，因為不再需要串行化和解串行化過程，更重要的是，通過增加CPU架構(gòu)中的端口數(shù)量，整體帶寬得到了顯著提升。

不過這種方法也帶來了設(shè)計上的復(fù)雜性，尤其是在多層RDL的設(shè)計中，以及需要改變布線優(yōu)先級，因為芯片下方的空間被用于扇出布線。